SOI(Silicon-on-Insulator)

 

1. 미세화에 따른 누설 전류 증가

 

반도체 칩 생산 시 그 크기를 줄이는 것은 수율과 성능에 있어서 중요하다. 한 장의 웨이퍼에서 생산되는 칩의 수가 많을 수록 가격경쟁력이 올라간다. 칩 수를 늘리는 방법으로는 칩의 면적을 줄이거나 공정 개선 등을 통해 수율을 높이는 법이 있는데 그 중 칩의 면적을 줄이는 가장 기본적인 방법은 회로의 선폭을 줄이는 것이다. 선 폭은 꾸준히 줄어들어 최근에는 3나노 공정까지 건드릴 수 있게 되었는데 회로가 미세화되면서 제품의 성능이 향상되고 전력소모도 줄어드는 장점이 있지만 물리적으로 너무 작아지는 선 폭 때문에 누설전류가 증가하고 소자 특성 제어과 공정이 어려워지는 등 단점이 발생한다. 그중에서 SCE(Short channel effect )로 인한 누설전류 문제를 극복하기 위해 고안된 SOI구조에 대해 알아본다.

 

 

 

2. SOI MOSFET

 

SOI는 실리콘 웨이퍼 기판 위에 매우 얇은 절연막( ultra-thin layer of insulator * 아래 그림의 경우: Ultra-Thin Buried oxide의 노란띠 부분) 이 올라가고 그위에 단결정 실리콘이 형성된 구조를 의미한다. 이 단결정 실리콘 구조에 MOSFET을 제작하게 된다. 기존은 MOSFET과는 달리 SOI MOSFET은 소자와 기판을 매립 유전체층( Buried oxide layer, BOX )으로 분리하여 실리콘 소자의 Body부분에 누설전류가 흐르는 것을 막는다. 원래는 넓은 Body부분(Bulk si)에 채널이 형성되면서 주변까지 전류가 흐르는데 이 Body부분을 채널을 제외한 부분을 BOX로 절연시켜주어 누설되는 전류를 구조적으로 차단한다.   

 

                                                                                 출처 : Learn More About FD-SOI - STMicroelectronics 

 

 

 

3. 완전 공핍형 SOI (Fully Depleted, FD-SOI)와 부분 공핍형 SOI(Partially Depleted, PD-SOI)

 

상부 실리콘의 Body의 두께에 따라 PD-SOI와 FD-SOI로 구분한다. 

단위 [nm]	Body의 두께	매립 유전체(BOX) 두께
PD-SOI	50~90	100~200
FD-SOI	5~20 (통상 채널 길이의 25%~50%수준)	5~50

두께 값 출처 : 반도체 전공면접 합격의 모든것-이론완성편

 

PD-SOI는 공핍층의 두께가 상부 Si의 두께보다 작다. 그에비해 FD-SOI는 매우 얇은 Body를 가지므로 동작 중에 body가 완전히 공핍되어,공핍층의 두께가 상부 Si의 두께이상이된다. 이러한 FD-SOI를 초박형 몸체(Ultra-Thin-Body,UTB)라고 한다.

 

 

4. SOI소자의 장단점

 

매립 유전체층(BOX)으로 인해 드레인(Drain) /소오스(Source)와 기판(Substrate)간의 기생 정전용량(parasitic capacitance)가 감소되어, 소자의 지연(RC delay) 및 전력 소비가 bulk MOSFET에 비해 낮다. 드레인/소오스-기판(또는 well)의 접합 커패시턴스 (junction capacitance)가 감소하는 이유는 소오스와 드레인 아래로 BOX와 접해있기 때문에 밑으로는 공핍층(depletion layer)가 생기지 않고 옆부분만 생기기 때문에 공핍층의 면적이 줄어들기 때문이다. 또한 구조적으로 누설전류를 차단하여 소자특성을 개선한다.

FD-SOI의 경우 게이트 전압에 의해 실리콘 body가 완전 공핍되므로, 채널에 문턱 전압 조절을 위한 도핑을 할 필요가 없다. 또한 well공정 또한 필요가 없어서 공정 과정이 간소화된다. SOI소자는 Back-gate-bias가 있어 매립 유전체층(BOX)아래에 백게이트 영역을 형성하고, 이는 문턱 전압을 제어할 수 있어 저전력 응용에 적합하다. 

단점으로는 FD-SOI전용 웨이퍼를 사용해야하는데 이것이 비싸다는 것과 BOX로 채널이 막혀있어 열방출이 되지 않아 발열이 소자특성에 안좋은 영향을 줄 수 있다는 것이다. 또한 PD-SOI는 Floating bogy effect의 문제도 있다. 또한 FD-SOI구조의 UTB에 비해 채널 두께가 큰 PD-SOI는 *DIBL현상으로 인해 누설전류 문제도 커진다.

또한 여전히 SCE와 발열에 의하여 전자의 이동도가 낮아지는 등의 문제가 발생하여 여러가지 대안이 연구되고 있다.  

 

*DIBL (Drain-Induced Barrier Lowering) : short channeal에서 drain과 source가 서로 영향을 주어 source에서 potential barrier를 감소시켜 채널 장벽의 높이를 낮추게 되어 전자나 홀이 끔(off)상태에서도 쉽게 소스에서 드레인으로 유인되는 현상.

 

 

 

 

 

 

 

 

 

 

 

*참고자료

[반도체소자] Silicon On Insula.. : 네이버블로그 (naver.com)

FD-SOI에 대해 자세히 알아보기 - ST마이크로일렉트로닉스

https://blog.naver.com/PostView.nhn?blogId=ncs1119&logNo=221834592288 

Comparison of Device Characteristics Between Transition-Metal Dichalcogenide and 2-D Silicon Single-Layer Field-Effect Transistors/New Physics: Sae Mulli, Vol. 67, No. 10, October 2017, pp. 1200∼1204

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